头歌计算机组成原理实验报告 存储系统设计——字库芯片与MIPS寄存器文件集成

一、 实验目的\n1. 深入理解计算机存储系统的基本组成与层次结构。\n2. 掌握利用硬件描述语言（如Verilog或VHDL）设计特定功能存储模块（字库存储芯片）的原理与方法。\n3. 掌握MIPS架构下寄存器文件（Register File）的设计、功能与实现细节。\n4. 实践将独立的存储模块（字库芯片、寄存器文件）集成到一个完整的计算机原型系统或仿真测试平台中，理解系统集成的流程与调试方法。\n\n二、 实验原理\n1. 字库存储芯片设计：字库芯片是一种用于存储字符点阵信息的只读存储器（ROM）。实验中，我们设计一个简化字库，例如存储ASCII码中部分可显示字符的8x16点阵数据。核心原理是将字符的ASCII码作为地址输入，通过查找表（LUT）输出对应字符的一行点阵数据。设计需包括地址译码器、存储矩阵和输出驱动电路。\n2. MIPS寄存器文件设计：寄存器文件是CPU内部的高速存储单元，用于暂存指令操作数和结果。基于MIPS32架构，我们设计一个包含32个32位通用寄存器的模块。关键功能包括：支持两路读操作（通过Read Reg1和Read Reg2端口同时读取两个寄存器的值）和一路写操作（在Write Reg有效且时钟边沿到来时，将Write Data写入目标寄存器）。需特别注意对\$zero寄存器（恒为0）的特殊处理。\n3. 系统集成：将上述两个独立的存储模块与实验平台提供的其他组件（如ALU、控制器、主存接口等）进行连接。集成的关键在于理解各模块间的数据通路、控制信号（如读/写使能、片选信号）与时序配合，构建一个能协同工作的最小系统。\n\n三、 实验内容与步骤\n1. 环境搭建：在头歌（EduCoder）或本地安装的FPGA开发工具（如Vivado、Quartus）中创建工程，选择目标器件。\n2. 字库芯片设计与仿真：\n - 使用HDL编写字库ROM模块。初始化内容可预先存储在.coe或.hex文件中，或在代码中用数组定义。\n - 编写测试平台（Testbench），验证输入特定ASCII码时，能否正确输出对应的点阵行数据。\n3. MIPS寄存器文件设计与仿真：\n - 使用HDL编写寄存器文件模块，实现双读单写功能。\n - 编写测试平台，验证读写功能是否正确，特别测试对\$zero寄存器的读操作是否恒为0，以及写操作是否被忽略。\n4. 系统集成与功能验证：\n - 在顶层模块（Top Module）中实例化字库芯片、寄存器文件以及其他必要模块（如预定义的CPU核或总线接口）。\n - 设计集成测试方案：例如，编写一段简单的控制流程，将字符代码从某个寄存器读出，送入字库芯片获取点阵数据，再存入另一寄存器或输出到显示缓冲区（仿真中可用变量模拟）。\n - 进行系统级仿真，观察信号波形，确保数据在各模块间正确流动。\n5. 综合与实现（可选，取决于平台要求）：将设计综合到目标FPGA，分配管脚，生成比特流文件。\n\n四、 实验结果与分析\n1. 仿真波形截图与分析：\n - 展示字库芯片仿真波形：输入地址（字符代码）变化时，输出数据随之正确变化。\n - 展示寄存器文件仿真波形：同时读取两个寄存器的值，并在时钟控制下成功写入第三个寄存器，且\$zero寄存器行为符合预期。\n - 展示系统集成仿真波形：演示从寄存器取址->字库查表->结果回写的完整数据通路工作正常。\n2. 关键代码段说明：\n - 字库模块的查找表定义与地址映射逻辑。\n - 寄存器文件的读写端口实现与\$zero寄存器处理逻辑。\n - 顶层模块中连接各子模块的端口映射与信号连接代码。\n3. 故障与调试记录：记录实验过程中遇到的主要问题（如时序冲突、信号未初始化、地址位宽不匹配等）及解决方法。\n\n五、 实验与思考\n1. **：本次实验成功设计并实现了字库存储芯片和MIPS寄存器文件两个核心存储模块，并通过系统集成验证了其协同工作能力。加深了对ROM、寄存器文件工作原理以及计算机系统数据通路构建的理解。\n2. 思考题：\n - 字库芯片如果采用异步读取和同步读取，在设计上有何不同？对系统时序有何影响？\n - MIPS寄存器文件采用同步写操作，为什么读操作通常是异步的（组合逻辑输出）？这种设计有什么优缺点？\n - 在更大规模的系统集成中，如何解决多个存储模块访问总线时的冲突问题？\n3. 心得体会**：通过本次动手实验，不仅巩固了理论知识，更掌握了使用现代EDA工具进行数字系统设计、仿真与调试的完整流程，对计算机硬件系统的“自底向上”构建过程有了更直观的认识。